Assertions ক্লাসে সংজ্ঞায়িত স্ট্যাটিক ভেরিয়েবল অ্যাক্সেস করতে পারে; যাইহোক, গতিশীল বা র্যান্ড ভেরিয়েবল অ্যাক্সেস অবৈধ। ক্লাসের মধ্যে সমসাময়িক দাবিগুলি বেআইনি, তবে শুধুমাত্র মডিউল, সিস্টেমভেরিলগ ইন্টারফেস, এবং সিস্টেমভেরিলগ চেকার২-এ লেখা যেতে পারে।
SystemVerilog দাবির ধরন কি?
SystemVerilog-এ দুটি ধরণের দাবী রয়েছে: তাত্ক্ষণিক (আবেদন) এবং সমসাময়িক (অ্যাসার্ট প্রপার্টি)। কভারেজ স্টেটমেন্ট (কভার প্রপার্টি) সমসাময়িক হয় এবং একই সিনট্যাক্স থাকে সমসাময়িক দাবীর মতো, যেমন প্রোপার্টি স্টেটমেন্ট অনুমান করা হয়।
SystemVerilog দাবী কি?
SystemVerilog Assertions (SVA) হল মূলত একটি ভাষা নির্মাণ যা আপনার ডিজাইনের জন্য সীমাবদ্ধতা, চেকার এবং কভার পয়েন্ট লেখার একটি শক্তিশালী বিকল্প উপায় প্রদান করে। এটি আপনাকে সিস্টেমভেরিলগ ফরম্যাটে ডিজাইন স্পেসিফিকেশনে নিয়মগুলি (যেমন, ইংরেজি বাক্য) প্রকাশ করতে দেয় যা সরঞ্জামগুলি বুঝতে পারে৷
সিস্টেম ভেরিলগ দাবী লেখার জন্য ব্যবহৃত একটি ক্রম কী?
বুলিয়ান এক্সপ্রেশন ইভেন্ট যা একক/মাল্টিপল ক্লক সাইকেল জড়িত সময়ের মধ্যে মূল্যায়ন করে। SVA এই ইভেন্টগুলির প্রতিনিধিত্ব করার জন্য একটি কীওয়ার্ড প্রদান করে যাকে "সিকোয়েন্স" বলা হয়।
এসভিতে আমাদের দাবির প্রয়োজন কেন?
SystemVerilog Assertions (SVA) SystemVerilog-এর একটি গুরুত্বপূর্ণ উপসেট গঠন করে, এবং যেমনটি বিদ্যমান ভেরিলগ এবং VHDL নকশা প্রবাহে চালু করা যেতে পারে।আবেদনগুলি প্রাথমিকভাবে একটি ডিজাইনের আচরণ যাচাই করতে ব্যবহৃত হয়।
